Stejně jako společnosti EDA, IP a SoC se letošní Výbor pro rozvojovou pomoc vyznačoval tím, že počet průmyslových subjektů, které propagovaly svou značku technologií a stanovily standardy, které by průmysl měl sledovat.

Accellera , organizace podporující systémovou úroveň designu, modelování a verifikační standardy, byla propojena s několika předními světovými společnostmi s oznámeními o normách EDA a IP.

Posláním společnosti Accellera je poskytnout jazyk platformy pro zlepšení návrhu a ověřování a produktivitu elektronických výrobků, uvedl Lu Dai, senior ředitel inženýrství na židli Qualcomm a Accellera při ohlášení schválených standardů Portable Test and Stimulus Standard (PSS) 1.0, které byly schváleny organizace.

Specifikace - k dispozici ke stažení zdarma - umožňuje uživateli určit jednorázové ověření záměru a chování a použít je pro různé implementace a platformy.

Nový standard je okamžitě k dispozici stažení zdarma.

Jednotlivé zobrazení stimulů a zkušebních scénářů pro test SoC a metriky pokrytí pro ověření hardwaru a softwaru mohou být využívány mnoha uživateli v různých úrovních integrace a v různých konfiguracích pro generování simulací, emulací, prototypů FPGA a post-silikonových implementací.

Dai se domnívá, že standard bude mít "hluboký dopad" na průmysl, protože posune zaměření z ověřování na úrovni systému a zvyšuje produktivitu návrhářů tím, že bude schopen používat jednu zkušební specifikaci, která je přenositelná na různých platformách pro návrh a ověřování.

Tento standard definuje jazyk specifický pro danou oblast a doprovází se sémanticky ekvivalentní deklarace třídy C ++ a vytváří jediné znázornění podnětů a testovacích scénářů založených na objektově orientovaných programovacích jazycích, jazycích ověřování hardwaru a jazycích pro modelování chování. Výsledkem může být celý projektový tým z ověřovacích, zkušebních a konstrukčních disciplín a v různých konfiguracích a vybrat nejlepší nástroje od různých dodavatelů pro požadavky na ověření. Standard používá nativní konstrukce pro tok dat, souběžnost a synchronizaci, požadavky na zdroje a stavy a přechody.

U DAC, Cadence oznámil, že jeho Perspec System Verifier návrhový nástroj podporuje standard Portable Test and Stimulus. Část Verifikátor sada nástrojů, automatizuje uzávěry pokrytí automobilů, mobilních a serverových systémů SoC a také tvrdí, že zlepší produktivitu na systémové úrovni o faktor 10.

Perspec System Verifier poskytuje přístup založený na abstraktním modelu pro definování případů použití SoC z modelu PSS a používá diagramy aktivit Unified Modeling Language (UML) pro vizualizaci generovaných testů.

Testy ověřovače Perspec System jsou optimalizovány pro každý nástroj v ověřovacím balíčku, včetně simulace paralelní logiky Cadence Xcelium, platformy Emulace Palladium Z1 Enterprise a prototypové platformy Protium S1 FPGA. Nástroj je také integrován s platformou společnosti vManager Metric-Driven Signoff, která podporuje nové použití pokrytí v PSS. Vytváří testy, které mohou využívat verifikační IP (VIP), takže ověřovací obsah může být znovu použit pomocí metodiky PSS k urychlení ověření SoC.

Další společnost podporující PSS je Učitel. Společnost bude mít nadcházející vydání nástroje Questa inFact standard. (Společnost dárcovala technologii Questa inFact organizaci v roce 2014 a je základem standardu, tvrdí společnost.)

Domnívá se, že PSS zvýší přijetí přenosný stimul do širšího hlavního proudu a pomáhá inženýrům v oblasti informačních technologií účinně spolupracovat na návrhu produktů pro nové a rozvíjející se trhy, jako je umělá inteligence (AI), bezdrátová komunikace 5G a autonomní řízení.

Společnost Questa inFact využívá techniky strojového učení a dolování dat, aby zvýšila produktivitu až o faktor 40, říká Mentor a v několika fázích vývoje IC. Návrháři mohou dokončit analýzu výkonu a výkonu na úrovni IC, ověřovatelé mohou dosáhnout vyšší úrovně pokrytí za méně času, zatímco inženýři z oblasti validace mohou plně integrovat hardware a software a zkušení inženýři mohou analyzovat a optimalizovat své regresní testovací prostředí, vysvětluje Mark Olen, produktový marketingový manažer skupiny, divize Mentor IC Verification Solutions.

Společnost vylepšila nástroj tak, aby splňovala požadavky PSS, jak se vyvíjela, a přidala klasifikační stroj, který používal klasifikační stroj, na svou grafickou technologii Questa inFact, která umožňuje cílení scénářů, které dosud nebyly ověřeny. Tím se urychlí dosažení cílů pokrytí na úrovni bloků IP a zvýší se užitečnost testování holého kovu na úrovni IC. Nástroj se učí z každého následujícího scénáře během simulace nebo emulace.

Aplikace technologie dolování dat rozšiřuje použití přenosných podnětů nad rámec ověření. Umožňuje nástroji shromažďovat a porovnávat činnost na úrovni transakce, aby charakterizovala výkonnostní parametry návrhu, jako je efektivita směrování a šířka pásma, latence na úrovni systému, koherence v mezipaměti, efektivita rozhodčího procesu, provádění mimo pořadí a výkon opcode. Může také analyzovat a optimalizovat regresní testovací prostředí, aby se zabránilo potřebě simulačních a emulačních cyklů.

Tento nástroj lze použít k vytvoření scénářů testu UVM SystemVerilog pro funkční pokrytí na úrovni bloku IP pomocí simulátoru Questa a opětovné použití testovacích scénářů pro generování testů C / C ++ pro generování provozu na úrovni ověření úrovně IC s emulátorem firmy Veloce . Může být také použit pro generování sestavového kódu na systémové úrovni pro ověření sady instrukcí a C / C ++ scénáře pro průzkum architektury s virtuálním prototypovým systémem Vista. Při použití s ​​nástrojem Mentor's Catapult High-Level Synthesis může generovat scénáře C / C ++ před a RTL testy po syntéze chování.